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日期: 2026-05-25 | 來源: 風傳媒 | 有0人參與評論 | 專欄: 華為 | 字體: 小 中 大
“2026國際電路與系統研討會”25日在上海舉行，華為公司董事、半導體業務部總裁何庭波發表題為《半導體新路徑探索與實踐》的主題演講，對外宣布華為將憑借“韜（τ）定律”，在2031年打造出電晶體密度達到1.4奈米制程同等水准的高階芯片。
何庭波表示，在過去6年的探索實踐中，華為公司設計並量產了381款遵循韜定律的芯片。即將於2026年秋季面世的麒麟芯片，更進壹步采用了基於韜定律的邏輯折疊技術，性能可望大幅提升。華為公司預計，到2031年，基於韜定律的高階芯片電晶體密度有望達到1.4奈米制程的同等水准。
華為說的“韜定律”是什麼？
在傳統半導體界，大家遵循的是摩爾定律（Moore's Law），核心是“幾何縮微”（Geometric Scaling），把電晶體越做越小，從 7 奈米、3 奈米壹路縮到 2 奈米甚至更小，好在同樣大小的芯片裡塞進更多電晶體。
而華為提出的“韜定律”，核心在於用“時間縮微”替代摩爾定律的“幾何縮微”，既然在物理上無法把電晶體體積縮得更小，那就把目標轉向“系統性降低時間常數”，透過縮短訊號和數據在芯片及運算系統中的傳輸時間、壓縮訊號傳播時延，來達到提升性能與電晶體“等效密度”的目的。
韜定律如何應用在半導體制程？
華為宣稱過去 6 年已基於此定律設計並量產了 381 款芯片，並預計在 2031 年（即約 5 年後） 打造出晶體管密度相當於 1.4 奈米制程的高端芯片。其具體應用方法主要包含以下兩大核心：
1，邏輯折疊（Logic Folding）技術
這是韜定律的最主要應用。傳統芯片架構是將邏輯電路平鋪在贰維平面上，而“邏輯折疊”則是將電路結構進行“立體折疊”或多層堆疊。這樣做能大幅縮短組件之間的物理距離，進而壓縮訊號的傳播延遲、降低韜值，並在表面上顯著提高單位面積內的電晶體密度。
華為新發布“韜（τ）定律”，將在2031年打造出電晶體密度達到1.4奈米制程同等水准的高階芯片。（美聯社）
華為公司董事、半導體業務部總裁何庭波在“2026國際電路與系統研討會”發表演講。（翻攝自人民日報）
2，多層級協同優化體系
華為打破了過去“代工廠負責制程、IC設計公司負責設計”的界線，建構了貫穿“器件，電路，芯片，系統”的肆層級協同優化（DTCO, Design-Technology Co-Optimization）。用系統端的架構優化，來彌補制造端微縮能力的不足。
應用進度： 華為宣布，預計在 2026 年秋季發表的新款“麒麟手機芯片”（預期將用於 Mate 90 系列手機），將是首款完整采用“邏輯折疊技術”新架構的芯片。
業界的客觀看法與市場質疑
雖然華為提出的“韜定律”在戰略上極具創意，試圖打破西方在半導體設備上的限制，但業界專家與分析師也提出了不少現實層面的挑戰。
“邏輯折疊”恐非全新技術。許多行業分析指出，華為所稱的邏輯折疊，本質上很可能接近台積電等業者已經發展多年的 3D 芯片堆疊與混合鍵合（Hybrid Bonding）技術，只是華為在設計端給予了新的理論包裝與系統優化。
散熱與功耗挑戰。當把電路“折疊”或堆疊起來時，雖然縮短了傳輸時間，但芯片中心的熱量將極難散發。如何在相對落後的基礎制程下，解決 3D 堆疊帶來的散熱與功耗問題，是華為必須克服的硬傷。
缺乏獨立數據支持。華為目前並未公布任何由第叁方機構驗證的性能數據。所謂“2031年達到等效 1.4 奈米”，仍屬於理論規劃與未來願景，其生產良率與商業量產成本仍有待市場嚴格檢驗。
總結來說，華為是以“設計與系統創新”來補足“制造設備落後”的缺口。這條路能否真正挑戰台積電的制程霸權，今年秋天新壹代麒麟芯片的實際表現，將會是第壹個關鍵的試金石。- 新聞來源於其它媒體，內容不代表本站立場！
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