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日期: 2026-06-01 | 来源: 观察者网 | 有0人参与评论 | 字体: 小 中 大
这一方向其实已经研究很多年。Imec、Stanford、MIT、Samsung 等机构都有大量原型研究。例如 SkyWater 与 Stanford/MIT 合作的方向，尝试把碳纳米管 FET 与 RRAM 直接堆叠在 CMOS 之上，用于 AI 推理架构研究。一些实验结果显示，在特定场景下，这类架构具备显着提升能效与吞吐量的潜力。
Intel 也长期把 Monolithic 3D 视为未来 sub-2nm 时代的重要方向之一。因为继续缩小晶体管的边际收益越来越低，只有进一步缩短互连距离，才能继续提升系统效率。
但 Monolithic 3D 到今天仍未真正大规模商用，原因也很现实。
最大难点是热。
由于上层晶体管必须在已经存在的底层器件上继续制造，工艺温度受到严格限制。高温会损伤下层结构，因此很多传统高性能工艺无法直接使用。此外，多层活跃器件叠加后，散热与应力管理也会变得极其复杂。
从某种程度上说，华为的 Logic Folding，更像是“设计驱动的细粒度3D化”。它没有完全进入真正意义上的 sequential transistor fabrication（顺序式晶体管制造，是接下来要说的CFET的一种3D堆叠制造方案，不同于单片式），而是利用先进封装与高密度互连，在设计层面实现类似效果。
也就是说，华为并没有彻底跳出国际主流技术体系，而是在现有工艺受限条件下，把“细粒度3D化”推进得更激进。
再往下一层，则是今天全球半导体公司都在押注的CFET。
如果说 SoIC、Foveros 还是“芯片级立体化”，Monolithic 3D 是“晶圆级立体化”，那么 CFET 已经进入“晶体管级立体化”。
它的核心思想，是把原本横向排列的 NMOS 与 PMOS 晶体管，改成上下堆叠。
传统 CMOS 结构里，nFET 与 pFET 是并排放置的；而 CFET 则把它们垂直叠在同一个 footprint 内，从而显着提升密度，并减少局部互连长度。
这一方向，被很多业内人士视为 GAA（Gate-All-Around）之后真正意义上的下一代晶体管架构。
TSMC 已展示过基于CFET结构的测试电路与SRAM相关原型，Samsung 与 IBM 也提出了 Monolithic Stacked FET 等结构，用于缓解高宽比与制造复杂度问题。Intel 当前的 RibbonFET，则被视为未来向CFET演进的重要基础。
值得注意的是，CFET 与华为 Logic Folding 之间，其实并不是竞争关系，而是可能互补。
因为 Logic Folding 更偏向逻辑结构与路径重构，而 CFET 则属于更底层的晶体管实现方式。未来理论上完全可能出现“CFET + Logic Folding”结合的体系。
从整个产业视角看，今天全球头部半导体公司的技术路线，其实已经越来越清晰。
TSMC 的优势在于“全体系领先”：先进制程、先进封装、混合键合、CFET 原型同时推进，并且 SoIC 已经形成成熟商业生态。Intel 则试图通过 Foveros + RibbonFET + PowerVia 建立新的系统级闭环，在数据中心市场重新争夺主动权。Samsung、Imec 等则在更激进的前沿结构上持续投入。
而所有这些路线，背后都指向同一个趋势：未来芯片行业不再只是二维制程缩放，而是晶体管、互连、封装、架构、EDA、系统协同共同组成的“3D系统工程”。
Hybrid Bonding 之所以被反复提及，也正因为它已经成为这个时代最关键的底层使能技术之一。
因此，黄仁勋所谓“行业早就在做类似方向”，绝非一句轻描淡写的辞令，其实有明确技术背景支撑。
华为真正特殊的地方，在于它是在受限制程条件下，把这些原本主要服务于先进制程的3D思路，“内化”进了自身架构体系。换句话说，TSMC、Intel 更多是在“先进制程基础上继续向3D延伸”；而华为则是在“制程受限情况下，用3D化弥补制程差距”。
这也是为什么，Logic Folding会显得格外激进。
因为它不仅是封装技术，更像是一种“压力环境下的系统优化路线”。
但与此同时，它也依然需要面对整个行业共同面对的问题：良率、散热、EDA复杂度、应力管理、成本，以及真正大规模量产后的稳定性。
所以，以今天的视角看，更合理的说法应该是：- 新闻来源于其它媒体，内容不代表本站立场！
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