-
日期: 2026-06-01 | 来源: 观察者网 | 有0人参与评论 | 字体: 小 中 大
一场围绕华为“韬（τ）定律”的争论，迅速从半导体圈蔓延到中文互联网。
事情本不复杂。不久前，华为在 IEEE ISCAS 2026 会议上正式发布“Tau Scaling Law（韬定律）”以及核心技术“Logic Folding（逻辑折叠）”。在华为的定义里，这是一种区别于传统摩尔定律的新型芯片演进路径：未来芯片性能提升的关键，不再只是不断缩小晶体管，而是压缩芯片内部的“时间常数τ”，即信号在芯片内部传播所需要的时间。
随后，NVIDIA CEO黄仁勋在台北电脑展前夕接受采访时评价称，这对华为而言是一个重大突破，但对台积电并不构成真正威胁，因为类似的3D堆叠、混合键合和先进封装技术，全球领先厂商已经探索了很多年。
这段表态很快引发争议。部分观点认为，黄仁勋“误读”了华为技术，因为 Logic Folding 并不等同于传统先进封装，它不是简单的“芯片堆叠”，而是更深层、更细粒度的芯片内部三维逻辑重构。甚至有人认为，黄仁勋是在故意淡化华为突破的意义。
但如果把视角拉回整个半导体产业的发展脉络，会发现，真正的问题并不在于黄仁勋“懂不懂”技术，而在于：后摩尔时代，芯片行业究竟会沿着什么方向继续演进。而在这个问题上，华为、台积电、英特尔、三星，其实正在逐渐走向同一个大方向。
过去几十年，半导体产业最核心的增长逻辑，是摩尔定律。通过不断缩小晶体管尺寸，在同样面积上塞入更多晶体管，从90nm、28nm、7nm一路走到今天的3nm，本质上都是“几何缩微”。但进入5nm之后，产业已经越来越明显感受到传统缩放路线的困难。一方面，晶体管尺寸正在逼近物理极限，继续缩小会遭遇漏电流增加、功耗密度上升以及制造复杂度急剧提高等问题；另一方面，更现实的问题是，先进制程成本正在指数级上升。如今先进节点的研发投入已经达到数百亿美元量级，而EUV光刻机单台价格也达到数亿美元，整个行业都在承受越来越高的资本压力。
更关键的是，即使晶体管还能继续缩小，芯片性能提升也开始遭遇另一个瓶颈：互连延迟。
这是普通消费者很少注意，但半导体行业内部已经讨论多年的问题。今天的大型AI芯片，真正拖慢性能的，很多时候已经不是晶体管本身，而是数据在芯片内部“跑得太远”。随着晶体管数量暴增，芯片内部连线越来越复杂，导线长度增加后，RC寄生效应也会迅速上升。所谓RC延迟，本质上是互连电阻与寄生电容共同带来的信号传播迟滞。对于现代高性能芯片而言，互连延迟已经占据整体时序瓶颈中的越来越高比例。
因此，整个行业过去十多年都在思考同一个问题：如果继续缩小晶体管越来越困难，那么能不能换一种思路，缩短数据传播路径？
这其实就是华为“韬定律”的核心逻辑。
华为提出，不再单纯追求晶体管尺寸缩小，而是通过压缩信号传播时间常数τ来提升整体性能。简单理解，就是尽可能让数据“少跑一点路”。这背后真正引发行业关注的，并不是“τ定律”这个名字，而是其具体实现方式——Logic Folding。
过去传统芯片设计，本质上是二维平面结构。逻辑门、电路单元、缓存、SRAM等，都在硅片表面横向排列。随着规模越来越大，芯片内部关键路径不断拉长，信号需要在更长距离上传播。而 Logic Folding 试图做的事情，是把这些原本平铺的逻辑结构进行三维化重构。
可以把它理解为，传统芯片像是一座不断向外扩张的平面城市，而 Logic Folding 则试图把城市“立体化”。原本横向传播几十微米的数据路径，未来可能只需要通过垂直互连直接上下通信。华为公开的信息显示，Logic Folding 使用了混合键合（Hybrid Bonding）技术，通过高密度铜-铜互连，将不同层的逻辑结构直接连接，从而显着降低互连长度、减少RC寄生延迟，并提升有效晶体管密度与能效。
按照华为披露的数据，首款采用该架构的“麒麟2026”芯片，晶体管密度可提升约53.5%，达到约238 MTr/mm2，接近早期3nm工艺区间，同时部分高性能核心能效提升约41%。华为还提出，到2031年，其目标是实现“1.4nm级等效密度”。
这里有一个非常重要、但很多报道容易混淆的概念：所谓“1.4nm级等效密度”，并不意味着中国已经拥有真正的1.4nm制造工艺。它更多是通过三维集成、逻辑重构、空间利用率提升，实现接近先进制程的晶体管密度效果，而不是在传统制程意义上真正进入1.4nm节点。这两者之间有本质区别。真正的先进工艺，仍然涉及EUV光刻、材料体系、晶圆工艺、良率控制等完整产业链能力。
那么，为什么部分人会认为黄仁勋“误读”了华为技术？- 新闻来源于其它媒体，内容不代表本站立场！
-
原文链接
原文链接:
目前还没有人发表评论, 大家都在期待您的高见